兆易创新“时钟生成模块”专利公布

天眼查显示，兆易创新科技集团股份有限公司“时钟生成模块”专利公布，申请公布日为2024年9月6日，申请公布号为CN118606246A。

本发明提供一种时钟生成模块，包括：延迟寄存器模块，所述延迟寄存器模块暂存基于系统时钟信号配置的延迟信息；及可调延迟器，所述可调延迟器耦接所述延迟寄存器模块，所述可调延迟器配置为依据所述延迟信息将用于串行外围接口的时钟信号延迟以生成延迟时钟信号。从而，有效解决现有技术的串行外围接口模块的时钟信号与数据之间存在相位差的问题。