台积电2nm更多细节曝光，同电压下可将功耗降低24%~35%或将性能提高15%

台积电本月早些时候在 IEEE 国际电子设备会议（IEDM）上披露了有关其N2（2nm 级）制造工艺的更多细节。新生产节点有望在相同电压下将功耗降低24% ~35% 或将性能提高15%，晶体管密度比上一代 3nm 工艺高 1.15 倍。这些优势中的绝大部分是由台积电的新型全栅（GAA）纳米片晶体管以及 N2 NanoFlex 设计技术共同优化能力和 IEDM 上详细介绍的一些其他增强功能实现的。

栅极环绕纳米片晶体管允许设计人员调整其通道宽度以平衡性能和功率效率。除此之外，台积电的 N2 还增加了 N2 NanoFlex DTCO，使设计人员能够开发具有最小面积和增强功率效率的短单元，或优化以获得最大性能的高单元。该技术还包括六个电压阈值水平（6-Vt），范围跨度为 200mV，这是使用台积电第三代偶极子集成技术实现的，集成了 n 型和 p 型偶极子。

N2 在工艺和设备层面引入的创新不仅旨在通过改进薄片厚度、结、掺杂剂活化和应力工程来提高晶体管驱动电流，而且还降低了有效电容（Ceff），以实现一流的能效。总的来说，这些改进分别使 N 型和 P 型纳米片晶体管的 I/CV 速度提高了约 70% 和 110%。

与 FinFET 相比，N2 纳米片晶体管在 0.5V ~0.6V 的低电源电压范围内每瓦性能明显更好，其中工艺和设备优化可将时钟速度提高约 20%，并在 0.5V 操作下将待机功耗降低约 75%。此外，集成 N2 NanoFlex 和多个阈值电压（多 Vt）选项可为高逻辑密度的节能处理器提供额外的设计灵活性。

晶体管架构和 DTCO 优势直接影响 SRAM 的可扩展性，而这在近年来的尖端节点下很难实现。借助 N2，台积电成功实现了约 38Mb/mm²的创纪录的 2nm SRAM 密度。除了达到创纪录的 SRAM 密度之外，台积电还降低了其功耗。由于 GAA 纳米片晶体管具有更严格的阈值电压变化（Vt-sigma），与基于 FinFET 的设计相比，N2 将高电流（HC）宏的最低工作电压（Vmin）降低了约 20mV，将高密度（HD）宏的最低工作电压降低了 30~35mV。这些改进使 SRAM 读写功能能够在低至大约 0.4V 的电压下保持稳定的良率和可靠性。

除了新晶体管外，台积电的 N2 还采用了全新的中段（MoL）、后端（BEOL）和远 BEOL 布线，将电阻降低了 20%，并提高了性能效率。N2 的 MoL 现在使用无障碍钨布线，可将垂直栅极接触（VG）电阻降低 55%，并将环形振荡器的频率提高约 6.2%。此外，现在只需一次 EUV 曝光即可创建第一个金属层（M1），然后再进行一次蚀刻步骤（1P1E），从而降低了复杂性、减少了掩模数量并提高了整体工艺效率。台积电表示，对 M1 使用 EUV 1P1E 可将标准单元电容降低近 10%，并节省多个 EUV 掩模。此外，N2 可将金属（My）和通孔（Vy）电阻降低 10%。

此外，N2 针对 HPC 应用的额外功能包括超高性能 MiM（SHP-MiM）电容器，可提供约 200fF/mm² 的电容，通过减少瞬态电压下降来帮助实现更高的最大工作频率（Fmax）。