挑战与机遇：国产EDA厂商如何实现多维演进创新

当前，EDA工具已经成为众多一流Fabless厂商不断发展的关键推动力。从上世纪七十年代中期的前自动化工具时代，即芯片设计全部采用人工方式完成布线，功能验证和掩模版制作，当下，伴随着人工智能、大数据、5G、自动驾驶、物联网蓬勃发展，专用集成电路设计流程越来越细化和复杂，EDA工具已经和芯片从设计到制造、封装的整个生产链条越来越紧密相连。

11月10日，中国集成电路设计业年会（ICCAD）在广州召开，上海合见工业软件集团有限公司（以下简称“合见工软”）联席总裁徐昀在年会现场发表了以“疾风知劲草—多维演进的新国产EDA创新”为主题的演讲。她在演讲中指出，以合见工软为代表的国内EDA厂商的快速发展并形成成果，证明了国产EDA不但可以超越国产替代，对标国际领先水平，还可以用多维演进的创新思维形成破局之势，更全面的支撑起中国芯片行业的高速发展需求。

EDA工具的高门槛，以及与Fabless企业的同声共振

徐昀在演讲中首先谈到，按照目前的年增长率推算，全球芯片行业和电子系统在未来依旧会保持相当大的体量。到2030年芯片行业的产值将达到一万亿规模，全电子系统的产值甚至会超过3万亿。EDA产业在一个倒金字塔结构中，以一个很有限的市场“以小博大”，支撑起了整个全球芯片和电子系统。月随潮涌，潮伴月明。徐昀指出，国产EDA产业链条的完善和成长，不断受惠于国内Fabless群像的集体崛起，对此，徐昀向现场观众展示了一组数据：截止到2022年，中国集成电路设计领域超过1亿元的设计企业的数量有显著增长，带动了EDA产业的协同发展。数据还表明，预计国产EDA 2020-2025市场复合增长率为14.7%，明显高于基本同期全球平均水准的10.9%约4个百分点。

不过，国内EDA厂商依然面临着重大挑战，这主要是由EDA赛道本身固有特性和中国在全球EDA价值链所处位置两个维度造成的。首先，EDA产业技术壁垒高，研发投入大、周期长，设计公司所要求的流片成本，交付节点以及芯片PPA的综合优化，和芯片本身集成度越来越高，尺寸越来越小，架构越来越立体的趋势，共同进一步推高了这条赛道技术护城河的深度，众多无恒心毅力者在该行业的高门槛面前往往就铩羽而归；其次，国内EDA厂商因先天客观某些原因，至今缺乏世界级的领军人物和顶级技术人才，而且以开发单点工具为主，缺少全链条企业，因此，在产业链上下游生态协同配合方面尚有“一间之未达”。而且不可忽视的是，海外大型友商的市占率和议价权的体系打造，往往伴随着一系列并购整合的资本运作，这恰恰是国内EDA厂商需要进一步的发力点。

合见工软“多维演进”的内涵与主旨

徐昀在演讲中重点提到，国产EDA的关键技术痛点集中在数字芯片领域。数字芯片的主要作用是对于数字信号进行逻辑运算，相当于“人之大脑”。数字芯片的高价值度、研发投入度和对整个数字经济的带动提升作用，和EDA工具的高技术壁垒是吻合的。整体来看，国力的比拼最终是算力的比拼。2022年全球芯片市场规模为5735亿美元，数字芯片占比为84.48%，毫无疑问，涉及到人工智能、超算、服务器芯片、5G网络的大算力芯片均为数字芯片，纵观近些年全球半导体产业的带动性“爆点”应用场景，如AR/VR，AI，云计算等，无不和数字芯片以及“超越摩尔定律”的理念息息相关。

徐昀指出，合见工软最初就把数字芯片的验证作为业务的突破点，这正是为突破技术壁垒，解决卡脖子难题的时代需求，并为这个重要领域提供可对标甚至超越国际领先产品的高水平EDA解决方案。徐昀阐述，在公司成立短短两年半的时间以来，目前已覆盖数字芯片验证全流程EDA工具，并向数字实现、高性能接口IP、系统级领域打造了一套多维演进、广泛布局战略。

她在演讲中提到，从顶层设计上，公司坚持了三个大的方向。首先，吸引优秀人才，招收国际知名专家探索符合自身条件的人才梯队培养体系；其次，构筑生态，协同设计芯片整机与先进封装所需的EDA技术演进；然后，不断寻找并购整合机会，打造全流程工具链。

基于此，徐昀向现场观众展出了2021年3月公司正式运营以来，近乎跨越式发展的历史画卷：在如此短的时间内，员工规模从10人增长至超过1100人，产品从1条拓展至15条，产品线也从单一的验证演进到了“IP+实现+验证”的拱卫形矩阵。公司在自研EDA产品的同时，也在打造一套符合企业发展的人才梯队。

徐昀还进一步提到，合见工软目前已经在国内成立了10个办公室和研发机构，从地域上覆盖了半导体芯片设计的主要城市群，在两年半时间内，公司在国内已经积累了差不多200家客户，真正帮助到了国内大数字芯片设计公司，在验证、IP和整体系统优化方面，合见工软目前取得的成就远远超过了投资人的预期。

进而，徐昀从整个电子系统的设计角度谈到了合见工软“多维演进战略”的核心要旨。她指出，一套完整的电子系统设计不仅仅包括芯片，还包括了整机系统和软件，另外还涉及到处理器IP或接口IP的选择。在数字实现的过程中，需要把RTL code实现成网表再实现成GDSII，然后再送到代工厂。为了确定实现出来的芯片可以正常工作，还需要耗费不菲的时间成本做验证——验证环节目前所需的时间有可能比实现和IP加起来的总量还要多。接下来，不同Chiplet的选择、封装类型和PCB设计因需匹配不同的终端应用场景，整个流程的权衡也是个不容忽视的大问题，因为整个芯片的PPA和Chiplet连接的protocol息息相关。这样一整套复杂的电子系统，需要高度的软硬件结合，以及IP、实现和验证的优化协同，再加上Chiplet，封装和PCB的“联动”，才能帮助国内芯片设计公司解决“卡脖子”的问题，做到联合优化而且保证工具的结果是可收敛的，同时能满足丰富复杂的AI、超算、汽车、5G等场景需求。

为了帮助现场观众更直观地理解“多维演进”的内核，徐昀以今年AMD在ISSCC会议上由Lisa Su展示的MI250X与MI100对比作为案例分析。MI250X和MI100两者都用于加速AI和HPC运算，但前者取得了4.2倍的性能提升和2.2倍的能效提升。MI250X的性能和能效提升并非是采用了更先进的制程，而是做了整体的协同优化，比如硬软件协同，RTL验证，以及封装和Chiplet的优化——这与合见工软提供完整多维EDA工具并力求做到联合优化的策略若合符节。

合见工软EDA工具的“群芳谱”

接下来，徐昀向现场观众展示了合见工软多维演进战略的武器库，完全覆盖到了软硬件系统、IP、实现、验证、芯粒/封装/PCB的9款EDA工具。这9款工具包括了过去发布的且已经落地商用的4个工具，数字功能仿真器UniVista Simulator（UVS)、数字仿真调试器 UniVista Debugger（UVD）、先进FPGA原型验证系统 UniVista Advanced Prototyping System（UV APS）和先进封装系统级设计协同Sign-off工具 UniVista Integrator （UVI）。另外5款，则是今年10月刚刚宣布不久推出新产品。徐昀对这5款重量级产品一一作了详细介绍。

首先，推动芯片开发流程左移的利器——商用级虚拟原型设计与仿真工具套件UniVista V-Builder/vSpace。

现在越来越多设计厂商在开发SoC的时候，正在面临着RTL设计与软件开发时间差的痛点。为了加快产品上市时间，他们希望软件开发可以先于RTL code设计完成之前。利用UniVista V-Builder/vSpace这款虚拟原型创建工具，配合硬件仿真系统，可以真正实现“测试左移”，即让测试尽早介入到软件的研发过程中，并尽量保证系统软件和硬件的协同优化。

在验证方面，徐昀介绍了合见工软的另一款重磅级产品，商用级的全场景验证硬件系统UVHS（UniVista Unified Verification Hardware System）。一段80多秒的短视频展示了UVHS这款高性能、大容量全场景验证专用硬件加速平台的核心竞争力。它一体化支持硬件仿真模式和原型验证模式，原型验证模式性能高达20MHz-100MHz，硬件仿真模式性能高达10MHz-20MHz。

该款产品还集成合见工软自主研发UVHS Compile和Runtime软件，相比传统解决方案，能缩短设计启动时间40%-60%。徐昀还向现场嘉宾介绍，UVHS已经得到了客户实操的认可——客户用的最大的系统有40个BOX，总共160个FPGA，得到了真正的实测性能。可以说，UVHS成功实际解决了超大规模芯片软硬件协同验证挑战的难题，提升了验证效率和质量。

在数字实现领域，徐昀展示了合见工软的商用级、高效测试向量自动生成工具UniVista Tespert ATPG。这款工具可以帮助工程师在进行大规模SoC集成电路设计中实现可测性设计（DFT），以降低测试成本，提升芯片质量和良率，缩短芯片设计周期，助力集成电路测试快速签核。

UniVista Tespert ATPG集成了合见工软专家团队的自主研发智慧。在可测试设计中，项目调试的时间往往占整个设计验证周期的50%以上，因此客户呼唤高质量、低成本的芯片测试平台，UniVista Tespert ATPG可以和合见工软自研的数字功能仿真调试工具UniVista Debugger无缝集成；另外，相比传统单线程引擎，UniVista Tespert ATPG可以利用48线程实现高达29倍的提速，同时配合高效的测试向量生成算法，提高了最终测试向量的有效性和高故障覆盖率。

接下来，徐昀展示了合见工软全新一代电子系统研发管理平台UniVista EDMPro，支持客户做片级系统设计。EDMPro包含了三个组件，资源库管理系统（RMS），电子设计检查工具和电子设计评审系统。徐昀强调，EDMPro是合见工软技术与方法论的结合，目的是让芯片设计团队使用统一、规范化的资源库，设计过程中的数据如何进行管理和版本控制，设计的阶段性成果如何进行评审和问题闭环。有了EDMPro，每个人的评审结果就能够有一个集中管理的data base来控制，达到电子系统和芯片设计真正的“芯机联动”。

最后，徐昀展出了合见工软EDA+IP的代表性成果——全国产PCIe Gen5 完整解决方案UniVista PCIe Gen5 IP。 PCIe Gen5 IP解决方案的推出，是合见工软自研和并购的技术基础与研发团队的成功结合。合见工软于2023年5月完成了对北京诺芮集成电路公司的收购。诺芮此前已经提供硬件验证过的Ethernet等多款IP产品，包括成熟可靠支持多协议的全国产400G/800G以太网控制器UniVista Ethernet Controller IP。在当今的数字化、智能化时代，对数据吞吐量、带宽等的要求越来越严苛，商业级应用的数据传输总线的带宽、稳定性、效能至关重要。PCIe Gen5 IP包含了全功能的PCIe接口解决方案，数据传输速率，功耗和性能均处在业界领先水平。徐昀阐述，目前合见工软正在自研一些大数字芯片的核心IP，如DDR，PCle，HBM等等。

结语

在短短两年半左右的时间内，合见工软的原先3条已经商用的产品线配合刚刚发布的这五大EDA工具，已经在“验证+”、“数字+”、“芯片+”、“EDA+”理念上已经通过了从“0到1”的大考，目前正在从“1到1000”的广阔天地中疾驰。国产EDA公司的成长，须经历从单点工具逐步拓展到全流程的工具链的阵痛与洗礼，在这一产业共识背景下，徐昀在这次ICCAD演讲将国内EDA公司的“发展之问”进一步深化，即如何拓展出一条切实可行的多维演进国产EDA创新战略。挟山超海，合见工软在路上。